Описание на архитектурата


Категория на документа: Други


Описание на архитектурата

Cool Runeer CPLD е единно семейство на бързи , ниско мощни CPLD -та. Основната архитектура е традиционна CPLD архитектура комбинирана с макро клетки във функционални блокове взаимно свързани с глобални матрица, на Xilinx . Функционалите блокове използват програмируеми логически масиви, конфигурация която осигурява изискванията на всички продукти да бъдат събрани и споделени между всяка една от макро клетките от FB. Проектирания софтуер може ефикасно да синтезира и оптимизира логически което в последствие съвпада с функционалните блокове и да се свърже с възможността да оползотворява много висок процент от ресурсите на устройството. Промените в дизайна са лесни и автоматично се управляват от софтуера който разработва 100% възможния маршрут на програмируемите логически масиви със всеки един функционален блок. Този изключително здрав съставен блок доставя най - висок в индустрията pin задържане, под много широки дизайнерски условия.Архитектурата ще бъде обяснена чрез разширяване на детайл като обясним условията на взаимно свързване и логика на функционалните блокове.Проектирания софтуер се справя(управлява) ресурсите на устройството така че ползвателите могат да изразят техните предпочитания за дизайн използвайки изцяло достъпни конструкции без да имат познания за тези архитектурни детайли.По напреднали позватели могат да се възползват от тези детайли за да могат по задълбочено да разберат изборите които прави софтуера и да насочват постигнатите резултати.Фигура 1 показва високото ниво на архитектурата посредством функционални блокове прикачени към пинове и взаимно свързани един с друг във взаимно свързаната матрица.Всеки функционален блок съдържа 16 макро клетки. BSC и ISP блоковете имат JTAG контролери и вътрешносистемни програмиращи цикли.

Функционални блокове

CoolRunner II CPLD функционалните блокове съдържат 16 макро клетки с 40 входа през които сигнала може да пристигне за логическо създаване и свързване. Всички функционални блокове независимо от номера им съдържащ се в устройството са идентични. Онагледено е във фигура 2. От високото ново се вижда че продуктовите условия са разположени в програмируеми логически масиви. Структурата е изключително лесно приспособима (гъвкав,подвижен) , много устойчива сравнена с неподвижните и стъпаловидни функционални блокове.Класическите CPLD -та обикновено имат няколко продуктни условия на разположение за високо скоростна пътека към определена макро клетка.Те разчитат на улавяне на неизползвани продуктни условия от съседни макро клетки за да разширят тяхното продуктно условие в съответствие когато е необходимо.В резултат на тази архитектура е непостоянен времеви модел и възможността от събиране на неизползвани логики във функционалните блокове. PLA е различно и по добро. Първо всяко едно продуктно условие може да бъде прикачено към всеки OR портал вътре във макро клетките в функционалните блокове. Второ всяка логическа функция може да има толкова на брой колкото е необходимо продуктни условия вътре във функционалния блок с лимит 56. Трето, продуктите условия могат да бъдат използвани отново в многобройни макро клетки или функции така че вътре във функционалните блокове определен логически продукт се създава веднъж но може да се използва до 16 пъти вътре във функционалния блок. Естествено това съответства добре с монтирането на софтуера който идентифицира продуктни условия които могат да бъдат споделени. Софтуера намества колкото може от тези функции във функционалните блокове така че става безплатно. Няма нужда да се насилва функцията на макро клетките да бъде съвместима или каквито и да е други ограничения запазващи пребиваването във същия функционален блок който се управлява от софтуера. Функциите не трябва да споделят съвместен часовник , съвместен set/reset или единен изход даващ възможност за възползване от PLA. Освен това всяко продуктно условие пристига с едно и също времево закъснение. Когато продуктните условия на функционалния блок стигне лимита си има малко вътрешно свързано времево наказание което да препрати сигнала към друг функционален блок да продължи да създава логика. Софтуерния дизайн на Xilinx се справя с всичко това автоматично.

МАКРОКЛЕТКИ

CoolRunnerII CPLD макроклетка е изключително ефикасна и добре организирана за създаване на логика. Потребителите могат да развият сума от продукти логически изрази която съдържа до 40 входа и да обхванат 56 продуктни условия в единичен функционален блок. Макроклетката може допълнително да комбинира сумата от продуктен израз в XOR изход с друг израз на единично продуктно условие. Полярността на резултатния логически израз е също избираем. Също така логическата функция може да бъде чиста комбинаторна или регистрирана с елемент за складиране опериращ селективно като D or T електрически тригер или прозрачна ключалка.На разположение на всяка макроклетка са независими избори на глобален, на ниво функционален блок или часовници извлечени на локално продуктно условие, set/reset и възможност за изход. Тригера на всяка макроклетка е конфигурируем за единичен или двоен край осигуряващи информация с двойна способност или способността да доставят по бавно отбелязване на време като по този начин спестява енергия. За единичен краен ключ или ключов поляритет може да биде избран за макроклетка. .Детайлите на CoolRunner II макроклетка са показани на фигура 3. Обърнете внимание на фигура 4. Xilinx обяснително приложение ХАРР376 дава детайлно обяснение на това как се създава логика в семeйството на CoolRunnerII CPLD. Когато е конфигуриран като Д тип тригер, всяка макроклетка има опционен часовник даващ възможност на преминаващия сигнал да бъде задържан докато часовника работи свободно. Обърнете внимание че контролните условия са на разположение да бъдат споделени за ключови функции във функционния блок и основно се използват когато точно тази логическа функция ще бъде създавана многократно в многобройни макроклетки. Контролните и продуктни условия са на разположение за засичане на функционните блокове, функционално блокова асинхронна set/reset и функционално блоков изход. Всеки тригер на макроклетка може да бъде конфигуриран като вход за регистриране или ключ който взима сигнала от макроклетковия I/O pin и директно предвижва целта. Комбинираната функционалност на Макроклетката се съдържа/събира за използване като скрит логичен възел при необходимост. Функционалния превключвач е с максимално честотно времетраене към което Т тригер може надеждно да се превключи.

НАПРЕДНАЛИ ВЪТРЕШНО СВЪРЗАНИ МАТРИЦИ (AIM)

AIM са високо свързани нискомощни скоростни ключове. AIM се управлява от софтуер да достави максимум комплект от 40 сигнала до всеки функционален блок за създаването на логика. Резултат от всички макроклетки на функционални блокове както и всички pin входящи информации циркулират обратно през AIM за допълнителна връзка достъпна до други функционални блокове управлявани от софтуера. AIM минимизира закъснението на разпространението и електричеството като прави прикачвания към разнообразни функционални блокове.

I/O БЛОКОВЕ

I/O блоковете са предимно приемо-предавателите. Въпреки това всеки I/O е или автоматично съвместим със стандартен волтов диапазон или може да бъде програмиран за това. Вижте ХАРР382 за детайлна информация CoolRunner-II I/Os. Като допълнение на волтовите нива всеки вход може селективно да пристига чрез входове на тригер на Шмит. Това добавя малко времево закъснение, но значително намалява смущенията на този входов pin. Приблизително 500mV от хистерезиса ще бъдат добавени когато входовете тригера на Шмит са селектирани. Всички LVCMOS входове могат да имат хистерезис входяща информация. Хистерезисът също позволява лесно генериране на външна времева циркулация. Траекторията на Тригера на Шмит може най-добре да се види на фигура 4. Вижте таблица 5 за съвместимост на тригера на Шмит с I/O стандарти. Изходите могат да са директно задвижвани, трипосочни или конфигурирани за свободно изтичане. Избор от бавен и бърз изходен сигнал също е възможен. Таблица 5 обобщава различни подържани волтови стандарти асоциирани с специфични капацитивни части.Всички входове и изключени изходи имат толеранс към волтаж до 3.3v. Семейството на CoolRunner-II поддържа SSTL2-1, SSTL3-1 с HSTL-1 високо скоростни I/O стандарти във 128 макроклетков и големи устройства. Фигура 4 детайлизира I/O pin където е отбелязано че входовете изискващи сравнение към външен волтаж са възможни. Всички тези I/O стандарти изискват VREF pin - ове за правилна информация. CoolRunner II CPLD позволява на всеки I/O pin да действа като VREF pin, даващ допълнително оформление и свобода при очертаване на щифтовете. Все пак ако VREF поставяне на пин не е направено правилно допълнителни VREF щифтове може да бъде изискано в резултат на което има загуба на потенциал на I/O щифтове или преправяне на борда. Вижте XAPP399 за детайли свързани с VREF щифтове и тяхното поставяне.

VREF има изискване пиновия обсег да бъде наблюдаван. Софтуера на Xilinx помага на дизайнера в запазването на правилния пинов обсег. Таблица 5 показва в резюме приключилия I/O стандарт и показва кои стандарти изискват VREF стойности и бордово приключване. VREF подробно е даден в специфични информационни листове.

ИЗХОДЯЩО БАНКИРАНЕ

CPLD- тата са широко използвани като волтажни интерфейс преводачи. В този край изходните пинове са групирани в големи банки. XC2C32 и XC2C64 устройства не са банкирани но новите XC2C32A и XC2C64A имат 2 банки. Средните части (128 и 256 макроклетки) поддържат 2 изходни банки. С две, изходящите ще превключат към едно от двете избрани изходни волтажни нива, освен ако двете банки са сетвани за един и същ волтаж. По големите части (384 и 512 макроклетка) подържат 4 изходни банки разделени поравно. Те могат да подържат групировки от едно , две , три или четири отделни изходни волтажни нива. Този вид гъвкавост позволява лесно взаимодействие на 3.3V, 2.5V, 1.8V и 1.5V в една част.

ИЗХОДНИ ДАННИ (DataGATE)

Ниската мощност е отличителна за CMOS технологията. Други CPLD семейства използват усилвателен подход за създаване на продуктни условия които винаги имат остатъчен ток ...................Този остатъчен ток може да бъде няколко хиляди милиампера правещ ги неизползваеми в портативната система. CoolRunner II CPLD използват стандартни CMOS методи да създадат CPLD архитектура и доставят съответната слаботокова консумация без да правят някакви специфични трикове. Въпреки това понякога дизайнерите биха искали да намалят тока в системата дори повече като селективно правят неспособни схемите които не се използват. Позволяват ясен достъп към допълнително намаляване на мощността Всеки I/O пин има серия от ключове които могат да блокират пристигането на свободно протичащи сигнали от които не се интересуват. Сигнали от които няма полза могат да увеличат консумацията на мощност и могат да бъдат извадени от строя. Ползвателите могат да направят техен дизайн след което да изберат секции които да участват в функцията за изходни данни. Дизайнерите могат да изберат входовете да бъдат блокираните по контрола на DataGate функция ефективно блокирайки контролирани превключващи сигнали за да не използват капацитета на вътрешния чип. Изходните сигнали, които не превключват, се държат от функцията за задържане на шината. Всеки набор от входните изводи, може да се избере да участват в DataGATE функция. Фигура 5 показва познати CMOS ICC противоположно на превключване на честотната графика. . С DataGATE дизайнерите могат да достигнат нулева мощност в техните дизайни ако решат. Фигура 6 показва как DataGATE работи по същество. Един I/O пин движи DataGATE по утвърден път. Може да има всяка желана логическа функция на него.Може да бъде толкова просто като планиране на входящ пин към DataGATE функция или толкова комплексно като брояч или като приложен машинен изход каращ DataGATE I/O пин и през макроклетка. Когато DataGATE очертание е твърдо отстоено всеки преминаващ транзистор комутатор, прикрепен към нея е блокиран. Обърнете внимание, че всяки извод е способен да се прикачи към AIM чрез транзистор за преминаване на DataGATE и по този начин ще бъдат блокирани. Ключа автоматично прихваща състоянието на пина когато той стане блокиран. The DataGATE Assertion Rail се вплита измежду всички възможни I/O-та така че всяко едно може да участва ако е избрано. Обърнете внимание че една макроклетка е отделена да кара релсата и тази макроклетка е незащитена от външния свят в продължение на пин за инспекция.Ако DataGATE не е необходим, този извод е обикновен вход/изход. Има два атрибута, свързани с функцията DataGATE в CoolRunner-II. Първия атрибут указва че входните данни ще бъдат засегнати от DataGATE и второ показва DataGATE контролен сигнал. Характеристиката "DataGATE" е избрана на базата на пинови. Всеки входен извод, който използва DataGATE трябва да бъде зададен DATA_GATE атрибут. DataGATE Assertion Rail моve да бъдат управляван от I/O pin или вътрешна логика. DataGATE упълномощения сигнал е посветен DGE/I/O извод за всеки пъкет в CoolRunner-II.

При изпълнението на софтуерното разпознаване, проектирането използва DataGATE и автоматично присвоява този извод за вход/изход на DataGATE да позволява контролна функция, DGE. Вътрешно създадената логика за контрол на DataGATE може да бъде присвоена на този извод за вход/изход с BUFG = DATA_GATE атрибут.

ГЛОБАЛНИ СИГНАЛИ

Глобални сигнали часовници (GCK), set/reset (GSR) и изходни позволители (GTS), са проектирани да упреличават един друг. Този подход позволява на проектиращия софтуер да направи най-добрата употреба на техните възможности. Всяка глобална възможност е допълнена с кореспондираща версия на продуктното условие. Фигура 7 показва общата структура на глобалните сигнални дървета. Пиновия вход е буфериран след което драйварите размножават вътрешно глобални сигнални следи





Сподели линка с приятел:





Яндекс.Метрика
Описание на архитектурата 9 out of 10 based on 2 ratings. 2 user reviews.