Изследване на базови логически елементи на базата на програмируеми логически интегрални схеми FPGA в средата Quartus II


Категория на документа: Други



Първия модул се получава от вече наличната схема от файла logic_and.bdf.

За това изберете от менюто File/Create-Update/Create HDL Design File for Current File....

Появява се прозореца, показан на фиг. 18. Отбележете опцията Verilog HDL, и натиснете бутона ОК.

Фиг. 18. Диалогов прозорец за създаване на HDL файла.

В резултат от извършените действия Quartus II преобразува изобразената схема в програмен текст на езика Verilog, описващ работата на логическия елемент:
// Copyright (C) 1991-2010 Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and its AMPP partner logic
// functions, and any output files from any of the foregoing
// (including device programming or simulation files), and any
// associated documentation or information are expressly subject
// to the terms and conditions of the Altera Program License
// Subscription Agreement, Altera MegaCore Function License
// Agreement, or other applicable license agreement, including,
// without limitation, that your use is for the sole purpose of
// programming logic devices manufactured by Altera and sold by
// Altera or its authorized distributors. Please refer to the
// applicable agreement for further details.

// PROGRAM "Quartus II"
// VERSION "Version 10.1 Build 153 11/29/2010 SJ Web Edition"
// CREATED "Wed Feb 2 23:27:32 2011"

module logic_and( SW,
LEDG, LEDR
);
input wire [1:0] SW; output wire [7:7] LEDG; output wire [1:0] LEDR;
assign LEDR[0] = SW[0];
assign LEDR[1] = SW[1];
assign LEDG = SW[0] & SW[1];
endmodule
Подробно разгледайте съдържанието, което предлага Quartus.

Първите редове, започващи с двоен слеш // са коментари и се игнорират от компилатора.

В създадения проект има само един модул logic_and, който е и начертаната схема, и е описан в текстов вид. В началото на програмата той се обявява с ключовата дума module. В скобите са указани параметрите на модула - имената на входовете и изходите на схемата.
module logic_and( SW,
LEDG, LEDR
);

Понеже в проекта, особено в сложния, присъстват много модули, съединенни по между си. Преди всичко, трябва да се отбележи, че в проекта винаги има един модул от най-високо ниво (top level). Той се състои от няколко други модули. Те на свой ред могат да съдържат още модули и т.н. Не е задължително, всички модули да бъдат написани на един и същ език за описание на апаратурата. Тъкмо обратно. Достатъчно удобно и нагледно е наличието на модул от най-високо ниво, изпълнен във вид на схема, състояща се от модули от по-ниско ниво. Тези модули могат да бъдат написани от различни хора, на различни езици като Verilog, VHDL, AHDL и даже изпълнени във вид на схеми. В действителност това зависи от възможностите на компилатора (синтезатора).
Следва описание на входовете и изходите:
input wire [1:0] SW; output wire [7:7] LEDG; output wire [1:0] LEDR;

Ключовите думи input и output определят посоката на изходите: вход и изход съответно. За определяне предназназначението на ключовата дума wire следва да се отбележи понятието сигнал (signal). Сигналите са електрическите импулси, които се предават по проводниците (wire) между логическите елементи от схемата. Проводниците пренасят информацията, неизвършвайки с нея никакви изчисления. В цифровата схема сигналите са важни за предаването на двоичните данни.




Сподели линка с приятел:





Яндекс.Метрика
Изследване на базови логически елементи на базата на програмируеми логически интегрални схеми FPGA в средата Quartus II 9 out of 10 based on 2 ratings. 2 user reviews.