Изследване на базови логически елементи на базата на програмируеми логически интегрални схеми FPGA в средата Quartus II


Категория на документа: Други


Wire (проводник) е базовия тип источник на сигнал в езика Verilog. По такъв начин, ако има на разположение аритметически или логически израз, може да се направи асоциация на резултата от израза с името на проводника и по-късно да се използва в други изрази. Това прилича на променливи, само те (като проводници в схемата) не може да се присъединяват в процеса и не може да се променя тяхното назначение. Предназначението на проводника (wire) е реализиране на функцията присъединяване.

Количеството проводници в шината се определя като произволна двойка цели числа, разделени с двоеточие във вътрешността на квадратните скоби.
[1:0] SW - 2 проводник (двубитов) с 0 по 1.
[7:7] LEDG - 1 проводник (еднобитов) с 7 по 7 (7 е неговия номер).
[1:0] LEDR - 2 проводник (двубитов) с 0 по 1.
Проводници, предаващи няколко бита информация образуват "шина", или "вектор".
След описание на входовете и изходите следва задаването на логиката на устройството:
assign LEDR[0] = SW[0];
assign LEDR[1] = SW[1];
LEDR и SW са сигнали, а един сигнал може да определи (assign) друг, което е направено тук, т.е. изходите с превключвателите са включени към входовете на светодиодите, светещи в червено.

Следващия ред описва функцията на схемата-работата на логическия елемент "И":
assign LEDG = SW[0] & SW[1];
Операнда & (амперсанд) отбелязва поразрядното И.

И накрая, ключевата дума endmodule отразява завършването на описания модул. Всички операции, описани във вътрешността на модула (между module и endmodule), се изпълняват едновременно.

Сега е нужно да се създаде тестващ модул. Обикновено програмиста, написал програмния модул, трябва да напише за тестване на самата програма и тестови модул тестбенч.

Затова следващата стъпка е написване на тестбенч. Избира се от падащото меню: File/New....

В появилия се диалогов прозорец, както е на фиг. 7, на опцията Design Files следва да се избере типа на файла: Verilog HDL File и да се натисне бутона OK.

Съхранете създадения файл с опцията от менюто: File/Save as..., давайки му име tlogic_and.v, но не като добавяне в проекта (снемете отметката за Add file to current project в долната част на диалоговия прозорец). В проекта е включен само един файл logic_and.bdf, а останалите 2 (logic_and.v и tlogic_and.v) са необходими само за симулациите.
Добавете в създадения файл следните редове:
module test_logic_and;
reg
[1:0]
IN;
wire

OUT1;
wire
[1:0]
OUT2;
logic_and logic_and_instance(IN, OUT1, OUT2);
initial begin
#20 IN[0] = 1'b0;

IN[1] = 1'b0;
#20 IN[1] = 1'b1;
#20 IN[1] = 1'bx;
#20 IN[1] = 1'bz;
#20 IN[0] = 1'b1;

IN[1] = 1'b0;
#20 IN[1] = 1'b1;
#20 IN[1] = 1'bx;
#20 IN[1] = 1'bz;
#20 IN[0] = 1'bx;



Сподели линка с приятел:





Яндекс.Метрика
Изследване на базови логически елементи на базата на програмируеми логически интегрални схеми FPGA в средата Quartus II 9 out of 10 based on 2 ratings. 2 user reviews.